Fast Integration of Hardware Accelerators for Dynamically Reconfigurable Architecture

International audienceDynamic reconfiguration of hardware resources is increasingly used in applications as a way to increase performances, resources integration or energy efficiency. As this evolution induces a change of the application execution paradigm, various tools have been set up to develop and manage these applications. But most do not allow direct re-use of legacy code, needing adaptation to match the provided environment. Moreover, partial reconfiguration is only at its early stages, and lacks easy ways of handling. We propose a design methodology and a runtime environment bringing fast integration of legacy hardware accelerators for partial and dynamic reconfigurable hardware architectures. Thanks to it, applications making use of dynamic hardware can be run directly on an Embedded Linux without noticing the reconfiguration flow. Moreover, our design methodology allows providing various implementations of a computation kernel, including both hardware and software ones. The implementation can then be chosen at execution time depending on available resources. In this article, we introduce the generic IP interface description making the re-use process possible. Furthermore, we present the results of a sample application running on our platform using software and hardware implementations. For hardware implementations, we obtain reconfiguration overhead as low as 0.16\% of the total kernel execution time

Operateur de Riccati rapide implementation d'algoritmes de calcul du gain de Kalman optimal

On complète sur le plan algorithmique la synthèse effectuée dans l'article publié au précédent colloque du GRETSI sur la comparaison de différentes méthodes de résolution numérique de l'équation de RICCATI discrète en y ajoutant quelques critiques et en présentant les nouveaux résultats obtenus en 1979 et 1980 (ces algorithmes ont été simulés sur ordinateur CII-HB 66/10). De façon à préparer la synthèse de l'opérateur de RICCATI Rapide, certains de ces algorithmes ont été implémentés sur le micro-processeur monolithique 9900 de Texas Instrument en vue d'une intégration dans un dispositif de filtrage en temps réel. On présente les résultats obtenus par cette première réalisation sur micro-processeur d'un opérateur de filtrage matriciel généralisé

Etude théorique de l'équation de Riccati discrete et implantation d'algorithmes de calcul du gain de KALMAN sur differents processeurs

Cet article complète sur les plans théorique et expérimental les travaux présentés aux précédents colloques du GRETSI. L'étude de l'équation de RICCATI est abordée par une approche géométrique en démontrant l'existence et l'unicité d'une solution définie positive de cette équation en relation avec les critères de stabilisabilité, de commandabilité et d'observabilité des systèmes dynamiques. De plus on présente les résultats expérimentaux de l'implantation d'algorithmes de calcul du gain de KALMAN optimal sur le micro-processeur 68000 de Motorola ainsi que sur un processeur spécialisé à base de microprocesseurs en tranches de la famille AMD 2900

Test en ligne pour la détection des fautes intermittentes dans les architectures multiprocesseurs embarquées

Aujourd hui les systèmes embarqués sont partout et requièrent de plus en plus de puissance de calcul. Pour cela, ces dernières années, les progrès d intégration ont permis de diminuer la taille des transistors, d augmenter la fréquence de fonctionnement et de diminuer la tension d alimentation. Tout cela en augmentant progressivement le nombre de processeurs dans une même puce. Mais cette évolution a un impact négatif sur la fiabilité. D une part, les systèmes deviennent de plus en plus sensibles à leur environnement, ce qui conduit à un taux plus important des fautes transitoires. D autre part, les variations de procédés de fabrication dans les technologies actuelles, induisent de plus en plus de variations à l intérieur même des composants. E phénomène, combiné à la hausse des tensions d alimentation et la température, augmente progressivement la probabilité d occurrence des fautes intermittentes voire permanentes. De plus, le vieillissement des composants semble s accélérer avec la diminution du facteur d échelle et la diminution non uniforme des tensions d alimentation, causant l apparition prématurée des fautes intermittentes voire permanentes. Si les fautes transitoires et permanentes sont étudiées depuis plusieurs années, ce n est pas le cas des fautes intermittentes. Or, pour tenter de se prémunir de ces fautes, il est important de comprendre leur comportement, ainsi que leur impact sur le système et les applications. Pour cela, nous avons défini une plateforme expérimentale capable d observer des erreurs intermittentes. Pour cela, des processeurs en technologie 65nm sont soumis, d une part à une température supérieure à 160 C et d autre part à l exécution d un ensemble d applications. Nous avons ainsi, pu confirmer que les erreurs intermittentes peuvent être observées avant l apparition d erreurs permanentes. Nos résultats confirment la présence de défauts intermittents très tôt avant la période d usur du circuit. De plus, nous montrons que les circuits intégrés soumis à la plus forte activité présentent le plus grand nombre d erreurs intermittentes. Cette étude confirme qu il est possible d observer des erreurs intermittentes et donc qu il est possible de les détecter en ligne. Cependant, aucun solution de détection en ligne des erreurs proposées dans la littérature ne convient à la fois aux erreurs intermittentes et aux architectures multiprocesseur. Ainsi, nous avons développé une méthode de test périodique pour répondre à ces contraintes. En particulier, nous avons montré que le test ne doit pas nécessairement être prioritaire devant les applications. Cela nous a permis de conclure qu une politique d ordonnancement des tests pseudo-périodiques, prenant en compte les processeurs au repos et la priorité des tâches, offrent le meilleur compromis entre performance et probabilité de détection.NICE-BU Sciences (060882101) / SudocSudocFranceF

Analyse des methodes de resolution numerique de l'equation discrete de riccati : Application a l'operateur de riccati rapide

Les algorithmes d'identification et de filtrage par la méthode de KALMAN imposent de résoudre des équations récurrentes de type RICCATI. Cet article compare différentes méthodes de résolution de cette équation. Dans le cadre d'une implémentation future sur processeur rapide et de la recherche d'un Opérateur de RICCATI Rapide (ORR), les critères de comparaison seront essentiellement le volume d'occupations mémoire, le nombre d'opérations nécessaire et la vitesse de convergence. De plus nous proposons une méthode permettant de transformer des équations de type RICCATI propres à certains algorithmes d'identification (algorithme de réalisation de FAURE et BELANGER), en équations de RICCATI rencontrées dans le filtrage de KALMAN

Méthodologie de conception pour la virtualisation et le déploiement d'applications parallèles sur plateforme reconfigurable matériellement

Les applications auto-adaptatives, dont le comportement évolue en fonction de l environnement, sont un élément clé des systèmes de demain. L utilisation de matériel reconfigurable, combiné à la parallélisation des unités de calcul, permettent d envisager de nouveaux niveaux de performances pour ces mêmes applications. L objectif de cette thèse est de mettre en place un ensemble d outils permettant la description et le déploiement d applications parallèles auto-adaptatives. Nous proposons à la fois un modèle d application parallèle et une architecture de plateforme reconfigurable destinée au déploiement des applications conçues en utilisant ce modèle. Notre modèle d applications sépare le contrôle du calcul en isolant ce dernier en différents noyaux virtuels. Associés à une représentation du contrôle indépendante de la plateforme, la structure de l application est donc totalement portable. Indépendamment de celle-ci, les noyaux de calcul peuvent être distribués selon plusieurs implémentations, selon la plateforme, mais également pour proposer différents niveaux de performances. Une couche de virtualisation permet de faire le lien entre la partie contrôle et les noyaux, en traduisant les ordres génériques en actions adaptées à l implémentation. Concernant la plateforme, nous proposons une architecture permettant l intégration de ressources de calcul logicielles et matérielles, pouvant être implémentées tant statistiquement qu en utilisant du matériel reconfigurable. Cette architecture parallèle, inspirée du modèle des supercalculateurs, doit permettre d utiliser tout type d unités d exécution et de matériel reconfigurable comme base matérielle pour la plateforme.Auto-adaptive applications, changing their behavior depending on environmental interactions, are a centerpiece of future computing systems. Moreover the use of reconfigurable hardware in combination with processing units parallelization, allow us to consider reaching upper levels of performance for these applications. The aim of this thesis is to develop a set of tools allowing description and deployment of parallel auto-adaptive applications. We propose both a model for parallel applications and reconfigurable platform architecture to host deployment of applications described using this model. Our application model separates control from computation by isolating the latter in virtual computation kernels. Together with a platform-independent application control representation, application structure is thus totally portable. Independently from the control, the computation kernels can be distributer using various implementations, depending on the platform, but also allowing proposing various performance factors. A virtualization layer is used to link the control and the kernels, traducing generic orders into action depending on the implementation. About the platform, we propose an architecture allowing integrating both software and hardware resources, either static or using reconfigurable hardware. This High Performance Computer-like parallel architecture should allow using any kind of processing unit and reconfigurable hardware as a hard ware base for the platform.NICE-BU Sciences (060882101) / SudocSudocFranceF

Procédés optiques de convolution en temps réel. Convolution optical processes in real time

Cette communication décrit deux multi-corrélateurs optiques réalisés au Laboratoire GESSY et destinés au traitement en temps réel de signaux sonar. - un premier appareil de traitement de signaux modulés linéairement en fréquence (MLF) utilise le résultat théorique suivant. Considérons un objet quasimonochromatique spatialement cohérent dont la fréquence spatiale locale est modulée linéairement avec l'abscisse, donne lieu, sur une courbe déterminée, à une répartition de l'intensité diffractée égale au carré de l'enveloppe de la coupe Doppler (xo) de la fonction d'ambiguïté du signal objet. Cet objet est un "imageur cohérent à translation" (cuve à ultrasons) qui convertit le signal MLF temporel en objet cohérent MLF spatial se déplaçant à vitesse constante V (xo = V.t). Une batterie de photodétecteurs est positionnée sur la courbe adéquate. Chaque photodétecteur délivre alors la coupe temporelle de la fonction d'ambiguïté correspondant à un Doppler déterminé. L'ambiguïté temps-fréquence que présente un signal MLF pur est levée par l'utilisation dans 1 l'appareil d'un signal sonar constitué de deux impulsions MLF croisées. - le deuxième appareil destiné au traitement en temps réel de signaux modulés binairement en phase suivant un code pseudoaléatoire fonctionne également en filtre adapté multi-doppler. Ce dispositif met en oeuvre dans sa partie corrélateur optique proprement dit les techniques de transposition de fréquence des signaux, sans perte d'information ; ce qui a permis de simplifier considérablement la réalisation du film modèle. Le fonctionnement du corrélateur optique associe une déflexion, non mécanique d'image, une modulation temporelle d'intensité et une intégration lumineuse temporelle par caméra à balayage lent. Les deux appareils ont été testés à l'aide d'échos sonar simulés de B.T. égale à 500

Définition d'un opérateur systolique pour le traitement d'images infrarouges

Nous proposons un opérateur de calcul qui permet de déterminer en temps réel la présence de sources de faible surface apparente dans une image flot de données acquise suivant un balayage vertical. Les traitements nécessaires sont alors d'une part un filtrage bidimensionnel de type dérivateur et d'autre part une estimation du bruit local pour obtenir une normalisation de l'image. En exploitant les équations récurrentes des calculs à effectuer, on définit alors une structure de calcul à base de réseaux systoliques. Cette structure a l'avantage de pouvoir également s'adapter à une famille de filtres dérivateurs séparables du deuxième ordre. Une simulation en langage SIGNAL (développé par l'IRISA) a permis de valider cette structure et de préciser la taille des bus de données

Exploring FPGAs Capability to Host a HPC Design

International audienceReconfigurable hardware is now used in high performance computers, introducing the high performance reconfigurable computing. Dynamic hardware allows processors to devolve intensive computations to dedicated hardware circuitry optimized for that purpose. Our aim is to make larger use of hardware capabilities by pooling the hardware and software computations resources in a unified design in order to allow replacing the ones by the others depending on the application needs. For that purpose, we needed a test platform to evaluate FPGA capabilities to operate as a high performance computer node. We designed an architecture allowing the separation of a parallel program communication from its kernels computation in order to make easier the future partial dynamic reconfiguration of the processing elements. This architecture implements static softcores as test IPs, keeping in mind that the future platform implementing dynamic reconfiguration will allow changing the processing elements. In this paper, we present this test architecture and its implementation upon Xilinx Virtex 5 FPGAs. We then present a benchmark of the platform using the NAS parallel benchmark integer sort in order to compare various use cases